ラッチアップ試験
目的
CMOSタイプの半導体が構造上有する寄生サイリスタのターンオンに伴う誤動作に対する耐量を評価します。
方法
各種PKGサイズのラッチアップ基板を多く取り揃えており、短納期・低コストで実施することができます。
特殊PKGサイズの場合は、新規作製することができます。
寄生サイリスタのターンオン発生モデルにより、以下の3種類の方法があります。
パルス電流注入法
| 目的 : | 入出力端子から電気ストレスを受けた場合のラッチアップ耐量を評価します。 |
|---|---|
| 試験条件例 : | 電流=50mA、パルス幅=10ms,1回印加 |
| 参考規格例 : | JEITA、JEDEC |
| 対応範囲 : | PIN数：1～256pin、電流：±1～±1000mA |
電源過電圧法
| 目的 : | 電源端子の過電圧によるラッチアップ耐量を評価します。 |
|---|---|
| 試験条件例 : | 電圧C=絶対最大定格、パルス幅=5s,1回印加 |
| 参考規格例 : | JEITA、JEDEC |
| 対応範囲 : | PIN数：1～256pin、電圧：±0.1～±35V |
コンデンサ電圧印加法
| 目的 : | 入出力端子から静電気ストレスを受けた場合のラッチアップ耐量を評価します。 |
|---|---|
| 試験条件例 : | Vcc=定格最大値、C=200pF、R=0Ω、1回印加 (C：コンデンサ容量、R：抵抗) |
| 参考規格例 : | JEITA (正式規格にはなっていません) |
| 対応範囲 : | PIN数：1～256pin、電圧：±1～±1000V |
ラッチアップ試験 専用基板 (製作可能)
是非、ご検討を宜しくお願い致します。
ご相談、問合せをお待ちしております。